尹海洲

一种U型FinFET或非门结构及其制造方法,包括:衬底;位线,位于衬底顶部区域,由载流子掺杂区形成;第一鳍片,位于衬底上方,其下半部分被第一字线包围,形成第一沟道区;第二鳍片,位于衬底上方,其下半部分被第二字线包围,形成第二沟道区;第三鳍片,位于衬底上方,其下半部分被第三字线包围,形成第三沟道区;所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线相同类型的源漏区;隔离区,所述隔离区填充所述第一、第二、第三字线之间的区域,使字线彼此隔离.本发明提出了一种基于U型FinFET的或非门器件结构,使器件的栅长不受footprint尺寸限制,有效地解决了短沟道效应所带来的问题.

尹海洲 刘云飞 李睿

中国科学院微电子研究所

2016-04-06

本发明提供了一种FinFET结构及其制造方法,包括:衬底;第一鳍片和第二鳍片,所述第一、第二鳍片位于所述衬底上方,彼此平行;栅极叠层,覆盖所述衬底和部分第一、第二鳍片的侧壁;源区,位于所述第一鳍片未被栅极叠层所覆盖的区域;漏区,位于所述第二鳍片未被栅极叠层所覆盖的区域;侧墙,位于所述第一、第二鳍片两侧,栅极叠层上方,用于隔离源区、漏区和栅极叠层;衬底沟道区,所述衬底沟道区位于所述衬底中靠近上表面的区域中.本发明在现有FinFET工艺的基础上提出了一种新的器件结构,使器件的栅长不受footprint尺寸限制,有效地解决了短沟道效应所带来的问题.

尹海洲 刘云飞 李睿

中国科学院微电子研究所

2016-04-06

本发明提供了一种FinFET器件结构及其制造方法,包括:衬底;第一、第二鳍片,所述第一、第二鳍片位于所述衬底上方,彼此平行;栅极叠层,覆盖所述衬底和部分第一、第二鳍片的侧壁;源区,位于所述第一鳍片未被栅极叠层所覆盖的区域;源端外延区,位于所述第一鳍片一端的上方,其长度小于鳍片长度的1/2;漏区,位于所述第二鳍片未被栅极叠层所覆盖区域;漏端外延区,位于所述第二鳍片中与源区外延区相反的另一端的上方,其长度小于所述鳍片长度的1/2.本发明在现有FinFET工艺的基础上提出了一种新的器件结构,使器件的栅长不受footprint尺寸限制,有效地解决了短沟道效应所带来的问题.

尹海洲 刘云飞 李睿

中国科学院微电子研究所

2016-04-06

本发明提供了一种FinFET结构及其制造方法,包括:衬底结构,所述沉底结构为SOI衬底;第一鳍片和第二鳍片,所述第一、第二鳍片位于所述衬底结构上方,彼此平行;栅极叠层,覆盖所述衬底结构和部分第一、第二鳍片的侧壁;源区,位于所述第一鳍片未被栅极叠层所覆盖的区域;漏区,位于所述第二鳍片未被栅极叠层所覆盖的区域;侧墙,位于所述第一、第二鳍片两侧,栅极叠层上方,用于隔离源区、漏区和栅极叠层;衬底结构沟道区,所述衬底结构沟道区位于所述衬底结构中靠近上表面的区域中.本发明在现有FinFET工艺的基础上提出了一种新的器件结构,使器件的栅长不受footprint尺寸限制,有效地解决了短沟道效应所带来的问题.

尹海洲 刘云飞 李睿

中国科学院微电子研究所

2016-03-16

本发明提供了一种FinFET制造方法,包括:a.提供衬底(100),并在所述衬底上形成鳍片(200);b.所述鳍片(200)两侧的衬底上形成隔离层(300);c.在所述隔离层(300)上半部分两侧的鳍片中形成穿通阻挡层(310)和扩散阻挡层(320);d.在所述鳍片两端分别形成源漏区,在所述鳍片中部形成栅极结构,并在所述隔离层(300)上方填充层间介质层(500).通过本发明提供的方法,有效的优化了PTSL分布,提高了器件性能.

尹海洲 刘云飞 张珂珂

中国科学院微电子研究所

2016-01-06

本发明提供一种MOSFET结构及其制造方法,所述制造方法包括:a.提供衬底(100)、伪栅叠层(200)、外延保护层(101)以及牺牲侧墙(205);b.用掩膜板覆盖伪栅叠层(200)及其一侧的衬底(100),在衬底上形成空位(102);c.在所述半导体结构上逐层生长半导体层(300),以填充空位(102);d.去除所述外延保护层(101)以及牺牲侧墙(205),在所述半导体结构上依次形成源漏扩展区、侧墙(201)、源漏区以及层间介质层(500);e.去除伪栅叠层(200)以形成伪栅空位,在所述伪栅空位中形成栅极叠层.本发明的方法所制造的MOSFET结构可以显著减小漏端感应势垒降低效应对器件性能的影响.

尹海洲

中国科学院微电子研究所

2015-04-29