本发明提供一种MOSFET结构及其制造方法,所述制造方法包括:a.提供衬底(100)、伪栅叠层(200)、外延保护层(101)以及牺牲侧墙(205);b.用掩膜板覆盖伪栅叠层(200)及其一侧的衬底(100),在衬底上形成空位(102);c.在所述半导体结构上逐层生长半导体层(300),以填充空位(102);d.去除所述外延保护层(101)以及牺牲侧墙(205),在所述半导体结构上依次形成源漏扩展区、侧墙(201)、源漏区以及层间介质层(500);e.去除伪栅叠层(200)以形成伪栅空位,在所述伪栅空位中形成栅极叠层.本发明的方法所制造的MOSFET结构可以显著减小漏端感应势垒降低效应对器件性能的影响.
发明专利
CN201310476449.0
2013.10.13
CN104576376A
2015-04-29
尹海洲
中国科学院微电子研究所
H01L21/336(2006.01)I,H,H01,H01L,H01L21
H01L21/336(2006.01)I,H01L29/78(2006.01)I,H01L29/161(2006.01)I,H,H01,H01L,H01L21,H01L29,H01L21/336,H01L29/78,H01L29/161
一种MOSFET制造方法,包括:a.提供衬底(100)、伪栅叠层(200)、外延保护层(101)以及牺牲侧墙(205);b.用掩膜板覆盖伪栅叠层(200)及其一侧的衬底(100),在衬底上形成空位(102);c.在所述半导体结构上逐层生长半导体层(300),以填充空位(102);d.去除所述外延保护层(101)以及牺牲侧墙(205),在所述半导体结构上依次形成源漏扩展区、侧墙(201)、源漏区以及层间介质层(500);e.去除伪栅叠层(200)以形成伪栅空位,在所述伪栅空位中形成栅极叠层.