抗闩锁设计技术

抗闩锁设计技术是指为防止集成电路闩锁所采用的设计措施1。在通常工作条件下，严格遵守N阱中的P+有源区与衬底的N+有源区之间距离规则，及N阱和衬底接触规则，就足够防止闩锁。在1/0压点上，需要增加间距和使用保护环来提高闩锁能力。

定义抗闩锁设计技术是指为防止集成电路闩锁所采用的设计措施1。

实例图1表示了N阱互补金属氧化物半导体(CMOS)晶体管工艺叫控硅整流器(PNPNSCR)相连的寄生双极晶体管和闩锁I— U特性曲线。双极晶体管要么直接由外界引起开通，要么当阱或衬底中存在明显电流时由寄生电阻产生压降而通导2。

条件引起这种PNPN结构产生闩锁效应的充分必要条件是：

(1)βmnXβmp>1；βmp，βmn分别为寄生双极晶体管的两个放大倍数。

(2) IpRu> 0.7V或InRsub> 0.7V；Ip、Iu分别为双极晶体管阱内N管激发电流和衬底中的P管激发电流，Ru、Rsab 分别为N阱寄生电阻和衬底中的寄生电阻。

(3)工作电压必须大于闩锁维持电压，而电源能提高的电流大于闩锁维持电流3。

解决途径所以解决闩锁问题的根本途径是防止上述条件的发生。因此要在下面3个方面减小锁的激感性：

(1)控制横向双极基区宽度；

(2)限制旁路电阻；

(3)用保护环收集注人载流子。

在通常工作条件下，严格遵守N阱中的P+有源区与衬底的N+有源区之间距离规则，及N阱和衬底接触规则，就足够防止闩锁。在1/0压点上，需要增加间距和使用保护环来提高闩锁能力4。

本词条内容贡献者为:

任毅如 - 副教授 - 湖南大学