边界扫描测试技术

边界扫描测试技术是通过在内部逻辑的边界和外部引腿之间增加条扫描链和测试访问端口，测试激励信息，串行传送的测试方法。边界扫描测试也用厂系统芯片(SOC)内部的各模块的测试。

简介边界扫描测试技术是通过在内部逻辑的边界和外部引腿之间增加条扫描链和测试访问端口，测试激励信息，串行传送的测试方法。其有5个边界扫瞄压点TCK(测试时钟)、TMS (测试模式选择)、TDI(测试数据输入)、TDO(测试数据输出)和TRST(测试复泣)。鼓常用的测试数据经由TDI串行输入，在TCK和TMS的控制下，经扫描链将测试数据送到各输入端口上，然后一起加到内部逻辑，内部逻辑的处理结果同时输出，送入扫描链，再经由TDO串行输出，通过达样的一个扫描链和几个测试端口(最多5个)来替代众多的外部输入输出端口。边界扫描测试的最初目的是用于解决印刷电路板 (PCB)块上的芯片的引腿大多而带来的测试困难，也用于芯片之间的连接测试问题和整个系统的测试。边界扫描测试也用厂系统芯片(SOC)内部的各模块的测试1。

边界扫描测试标准研究现状最新的边界扫描标准IEEE 1149. 7于2010年被IEEE发布。IEEE 1149. 7是一种全新的双引脚测试与调试接口标准，可将IEEE 1149. 1技术的引脚数量减半，使设计人员能够轻松测试并调试具有复杂数字电路、多个CPU以及应用软件的产品，已经被应用到系统级的测试中，如移动与手持通信设备等IEEE 11491. 7是已使用20多年、获得广泛普及的IEEE 11491.1 (JTAG)标准的配套扩展和延伸。该款作为连接嵌入式系统端口的新型标准，满足系统开发过程中器件制造、测试以及软件开发等需求2。

边界扫描技术的应用对于需要进行IC元件测试的设计人员来说，只要根据TAP控制器的状态机，设计特定的控制逻辑，就可以进行IC元件的边界扫描测试或利用JT AG接口使IC元件处于某个特定的功能模式。

Inter的PCI- to-PCI桥片21154, BGA封装，共304个管脚，具有符合IEEE 1149. 1标准的JTAG控制引腻在设计的一个Compact PCI系统中，需要利用JTAG控制使其进入一种高阻模式(HIG HZ模式，这是IEEE 1149. 1推荐的任选模式之一)在这种模式下。芯片的所有输出管脚都处于无效态即高阻态要使21154进入HI G HZ，必须将位码00101写入指令寄存器，这时，边界测试数据寄存器选择的是旁通寄存器3。

总结边界扫描技术是一种新的测试技术，虽然他能够测试集成电路芯片的输入输出管脚的状态，也能测试芯片内部工作情况以及引线级的断路和短路故障，但是边界扫描技术还处于不断发展之中。他的应用是建立在具有边界扫描电路设计的集成电路芯片基础上吮对于电路板上安装的不带边界扫描电路的器件的测试，边界扫描是无能为力吮今后也不可能将所有的数字集成电路芯片设计上边界扫描电路，因此他也不可能完全代替其他的测试方法这种方法的突出优点是具有测试性，可以只通过运行计算机程序就能检查出电路或连线的故障，这在可靠性要求高、排除故障要求时间短的场合非常适用。特别是在武器装备的系统内置测试和维护测试中具有很好的应用前景4。

本词条内容贡献者为:

任毅如 - 副教授 - 湖南大学