鉴频鉴相器

鉴频鉴相器是一种新型的鉴相电路。它利用输入信号的跳变沿触发工作，属边缘控制数字式鉴频鉴相器。它既能鉴相又能鉴频。由于它只是对两个输入信号的跳变沿进行比较，因此对输入信号的占空比无固定要求。其性能优越，在中、大规模数字式频率合成器中，获得较广泛的应用。

鉴频鉴相器可分为电压型鉴频鉴相器和电流型鉴频鉴相器二种型式。

电路结构鉴频鉴相器(PFD)电路的常见结构包括如下图所示的普通边沿触发式PFD和真单相时钟(True Single Phase Clocking，TSPC)动态D触发器式PFD。

TSPC触发器结构的鉴频鉴相器仅有三个门的延迟，工作速度快，应用广泛。最近又出现了通过边沿检测电路扩展PFD的鉴相范围的方法，可以避免输入相位差过大时，PFD发生周期滑移(Cycle Slip)，从而减小锁相环捕获和锁定时间。

特点1、做相位比较时，dclock和data的上升沿必须出现。

2、dclock的脉冲宽度和data的脉冲宽度无关紧要。

3、鉴频鉴相器不会锁定在输入数据的谐波上。

4、在环路锁定时，鉴频鉴相器的输出(Up和Down)都是逻辑低电平，消除了环路滤波器输出信号上的波动起伏。

5、这种鉴频鉴相器的噪声抑制能力较差。噪声会使data或dclock信号出现电压起伏，由于这种鉴频鉴相器的噪声抑制能力较差，较大的电压起伏会影响鉴频鉴相器的输出。1

设计约束鉴频鉴相器( PFD)/鉴相器产生一个与两个输入信号相位差成比例的输出信号，其中一个输入信号是同定的，有很稳定的频率，一般由石英晶体产生。另一个输入信号是可变的，稳定性较差，是由振荡器的输出信号分频后得到的。鉴频鉴相器/鉴相器在环路中的作用是矫正两个输入信号的差值，并通过微量地改变VCO的控制电压来实现频率锁定。

目前有四种常用的鉴频鉴相器/鉴相器。

(1)模拟或乘法结构鉴相器，建立在相同频率的两个正弦信号的相乘上。

(2)异或门结构鉴相器，基本的时序电路结构，依靠输入信号过零点信息工作。

(3)触发器结构鉴相器，也是一种依靠过零点工作的时序电路。

(4)能提供频率相关信号的结构：它是一个鉴频鉴相器，区别于上述三种的是只能鉴相。这些模块的功能是当PLL输出信号未锁定时将环路锁定。2

本词条内容贡献者为:

李晓林 - 教授 - 西南大学